Đầu dò T0 sử dụng MRPC nội và ngoại để xác định thời điểm va chạm của chùm ion với mục tiêu, làm mốc thời gian cho các đầu dò khác.

• Hệ thống điện tử gồm các module FEE sử dụng chip NINO để xử lý tín hiệu analog và chuyển đổi sang tín hiệu LVDS.
• - Tín hiệu LVDS được số hóa bằng các module TDM sử dụng FPGA Artix-7, tích hợp logic xử lý trigger, khớp trigger và truyền dữ liệu.
• - TDC được thiết kế theo phương pháp tapped delay line (TDL) sử dụng chuỗi CARRY4 trong FPGA để đạt độ phân giải thời gian ~25 ps.
• - Logic khớp trigger sử dụng CAM để tìm dữ liệu hợp lệ trong cửa sổ thời gian xác định, đảm bảo độ chính xác và hiệu suất cao.
• - Hệ thống đồng hồ sử dụng PLL và VCXO để tạo tín hiệu clock chất lượng cao cho FPGA.
• - Kết quả kiểm thử cho thấy độ chính xác thời gian của toàn hệ thống điện tử tốt hơn 21 ps RMS, đáp ứng yêu cầu thí nghiệm.
• - Hệ thống đã được kiểm thử kết hợp với đầu dò MRPC và hệ thống PMT, cho thấy độ phân giải thời gian tổng thể đạt ~81 ps.