Thiết kế mạch SFQ truyền thống gặp khó khăn với định tuyến xung và đồng hồ. Bài báo đề xuất phương pháp thiết kế bất đồng bộ giúp loại bỏ nhu cầu định tuyến đồng hồ, sử dụng cell dual rail và các khối tự định thời. Netlist được tổng hợp từ Verilog hành vi, chuyển đổi sang cấu trúc dual rail bằng Python script, sau đó bố trí và định tuyến bằng Cadence Innovus. Các cell logic như OR, AND, NOR, NAND được chuẩn hóa để phù hợp với quy trình tự động. Kết quả được kiểm tra bằng mô phỏng analog và xác minh chức năng.