Mạch chuỗi trễ tích hợp CMOS cho ứng dụng băng tần X-Ku

( 0 đánh giá )
Miễn phí

Mạch chuỗi trễ tích hợp CMOS 5-bit được thiết kế với các khối trễ sử dụng mạng toàn thông bậc hai (APN) thụ động, trong đó hai bit MSB áp dụng phương pháp thiết kế mới giúp đạt độ trễ cao hơn với ít phần tử hơn. Mạch đạt độ trễ tối đa 120 ps và độ phân giải 3.9 ps trong dải tần 8–18 GHz. Kết quả đo thực tế cho thấy tổn hao từ 12.6–20.5 dB và sai số trễ RMS dưới 3.3 ps. Diện tích chip là 1.2 × 2.7 mm² và không tiêu thụ công suất DC. Phân tích ảnh hưởng của biến thiên công nghệ cho thấy hiệu suất mạch vẫn ổn định. Thiết kế phù hợp cho các hệ thống anten mảng pha băng rộng.