Bối cảnh:

  - Kiến trúc bus truyền thống tiêu tốn diện tích, điện năng và không đáp ứng yêu cầu băng thông  

  - NoC sử dụng mạng chuyển mạch gói, gồm switch, NI và liên kết, cho hiệu năng cao hơn  

  - ASNoC tối ưu hóa kết nối theo yêu cầu ứng dụng, hiệu quả hơn topology NoC thông thường  

Thuật toán đề xuất:

  - Giai đoạn tiền quy hoạch: phân cụm IP core theo băng thông truyền thông (dùng hMETIS)  

  - Giai đoạn quy hoạch: dùng biểu thức đánh bóng chuẩn hóa (NPE) và Simulated Annealing để tối ưu diện tích  

  - Hai cấp SA:

    - Cấp 1: tối ưu diện tích từng cụm  

    - Cấp 2: tối ưu diện tích toàn bộ mặt bằng  

  - Gắn NI vào vị trí có khoảng cách Manhattan tối thiểu đến switch  

  - Giảm không gian chết bằng cách dịch chuyển IP core giữa các cụm  

Đo lường hiệu quả:

  - Diện tích giảm trung bình 13.46%  

  - Chi phí truyền thông giảm trung bình 27.07%  

  - Tiêu thụ điện năng giảm nhẹ (~0.45%)  

  - Sử dụng mô hình năng lượng từ Orion 2.0 cho switch và link  

  - Công thức chi phí truyền thông: ∑(số hop × băng thông)  

  - Công thức điện năng: P = P_switch + P_link  

Thử nghiệm:

  - Áp dụng trên 8 benchmark SoC (PIP, MWD, MP3, VOPD, AUTO INDUSTRY, TELECOM…)  

  - Kích thước IP core từ 1×1 mm² đến 3×3 mm²  

  - So sánh với kết quả từ các nghiên cứu trước (Soumya & Chattopadhyay, 2013)  

Hàm ý:

  - Tích hợp quy hoạch mặt bằng và thiết kế mạng giúp tối ưu hóa toàn diện  

  - Phân cụm theo băng thông giúp giảm số switch và độ dài liên kết  

  - SA là công cụ hiệu quả cho bài toán tối ưu NP-hard trong thiết kế SoC  

  - Có thể mở rộng cho các công nghệ mới như 3D NoC hoặc SoC đa tầng