Thành phần chính:

  - TACP: bộ xử lý kiểm thử có thể lập trình, thực thi chương trình kiểm thử, giao tiếp với TSC  

  - TSC: mạch hỗ trợ kiểm thử tích hợp trên chip mẫu, gồm khối chọn cổng, cổng kiểm thử (TAP/TRP), bộ tạo xung CCG  

  - CCG: bộ tạo xung tốc độ cao sử dụng DCO kỹ thuật số, có thể điều khiển qua phần mềm  

  - FMC: mạch đo tần số xung HFCLK để đặc tả tốc độ IP  

  - Giao diện cố định: giúp tái sử dụng nền tảng cho mọi chip mẫu, giảm chi phí  

Quy trình kiểm thử:

  - Người dùng viết chương trình kiểm thử trên GUI  

  - TACP tải dữ liệu kiểm thử, điều khiển tần số xung, thực thi lệnh Apply & Capture  

  - TSC áp dụng xung tốc độ cao lên IP, thu kết quả, gửi về TACP  

  - TACP so sánh kết quả với dữ liệu kỳ vọng, tăng tần số cho đến khi IP không còn hoạt động đúng  

Kết quả thực nghiệm:

  - Chip mẫu chứa 4 IP được chế tạo bằng công nghệ 150 nm  

  - TACP chạy trên FPGA, đạt đến 200 MHz  

  - TSC chiếm ~0.01 mm², chiếm <15% diện tích chip  

  - Đặc tả tần số DCO đạt đến 2.1 GHz, đo được bằng FMC và xác nhận qua dao động thực tế  

  - Giao diện GUI cho phép kiểm thử, đo tần số, ghi nhận kết quả  

So sánh với các phương pháp khác:

  - BIST: chiếm diện tích gấp ~15 lần, yêu cầu ROM lớn và PLL  

  - IP hạ tầng [16]: chiếm diện tích gấp ~9 lần, không hỗ trợ kiểm thử chức năng  

  - TSC của nền tảng mới: diện tích nhỏ, số chân I/O vừa phải, linh hoạt và tái sử dụng  

Khuyến nghị:

  - Nền tảng phù hợp cho môi trường học thuật và công ty nhỏ  

  - Thiết kế DCO đơn giản, dễ chuyển đổi giữa các công nghệ chế tạo  

  - Có thể mở rộng thêm lệnh TACP trong tương lai