Nghiên cứu tập trung vào việc mô hình hóa transistor nMOS và pMOS cũng như mạch inverter trên chip silicon siêu mỏng (UTC) có độ dày 20 µm. Các thiết bị được chế tạo theo công nghệ CMOS 0.18 µm và được đóng gói trên bảng mạch linh hoạt để thực hiện thí nghiệm uốn cong với bán kính 20 mm và 40 mm. Kết quả thực nghiệm cho thấy sự thay đổi nhỏ trong độ linh động của hạt tải và điện áp ngưỡng khi chịu ứng suất nén và kéo. Mô hình toán học được xây dựng dựa trên các tham số trích xuất từ BSIM4, được lập trình bằng Verilog-A và tích hợp vào môi trường Cadence Virtuoso. Mô hình cho phép mô phỏng chính xác đặc tính điện của thiết bị và mạch dưới các điều kiện uốn cong khác nhau, với sai số nhỏ hơn 1%. Tài liệu cũng so sánh kết quả mô phỏng với dữ liệu thực nghiệm và chứng minh độ chính xác cao của mô hình đề xuất.